Gli strumenti sono basati sulle tecnologie ATopTech che sono state oggetto di una causa promossa da Synopsys. Successivamente, gli strumenti sono stati ricostruiti, il comando che era stato lo stesso del comando Synopsys è stato modificato, ha spiegato Lily Cheng, manager di ingegneria delle applicazioni, Avatar.

di Caroline Hayes al DAC

Aprisa dispone di posizionamenti, sintesi di alberi di clock, routing, ottimizzazione e motori di analisi integrati per la progettazione di circuiti integrati. Supporta input e output di dati standard, inclusi Verilog, SDc, LEF / DEF, Liberty e GDSII. Le tecnologie brevettate sono state sviluppate appositamente per affrontare le sfide di progettazione a 28 nm e in basso con gli strumenti di piazzamento e percorso certificati dalle fonderie di semiconduttori per progetti con nodi di processo a 28 nm, 20 nm, 16 nm, 14 nm, 10 nm e 7 nm.

Lo strumento di posizionamento seleziona dinamicamente e automaticamente gli scenari dominanti per l'ottimizzazione per includere in modo efficiente tutti gli scenari di disconnessione durante l'implementazione fisica per ridurre il numero di iterazioni di progettazione.

Supporta inoltre tutte le regole EM di nodi di processo avanzati con controllo e correzione EM integrati durante il routing.
I motori di analisi interni sono in correlazione con gli strumenti di approvazione approvati dalla fonderia per la prevedibile chiusura del progetto, ha spiegato Cheng.

Un'altra caratteristica è l'analisi della tempistica vicino alla firma. Il timer incorporato si correla con gli strumenti di temporizzazione della firma e supporta vari metodi di variazione su chip, tra cui AOCV, SBOCV, SOCV e LVF. Supporta inoltre analisi e ottimizzazione basate sul grafico e sul percorso e analisi avanzata del rumore e dell'integrità del segnale. Tutte le funzioni di cronometraggio sono abilitate durante l'ottimizzazione, che si afferma aumenti la velocità di convergenza.

Il routing DPT color-aware è la tecnologia di routing brevettata della società che utilizza metodi di costruzione corretta per evitare violazioni della tecnologia a doppio schema durante la disconnessione DRC.

Sia UPF che CPF sono supportati per l'ottimizzazione a bassa potenza, con perdite e ottimizzazione dinamica della potenza.

Apogee condivide il motore di analisi e il database di Aprisa per la correlazione tra i tempi di bock e di primo livello. Fornisce un ambiente di progettazione integrato e senza soluzione di continuità per progetti di chip complessi con basso consumo energetico e dimensioni dei die. Il sistema multi-threaded e distribuito è progettato per un elevato throughput computazionale.